基于BF561的智能视频监控仪的设计
传统的监控系统需要安保人员实时监控画面或事后回放视频记录进行人工分析，不但成本高，而且效率低。目前很多视频监控系统也只是做到了网络化，而且由于受网络带宽的限制，造成数电感生产据的延迟或丢失，也给监控系统带来很大的风险。针对以上问题，本文设计并实现了一种基于BF561的智能视频监控仪，可以与现有的监控系统实现无缝连接，实现目标的自动监控与跟踪，有效地提高了监控效率。
1系统硬件框架结构
由于在实时视频处理系统中，底层算法的数据量大，运算结构相对比较简单，对速度有很高的要求。而高层处理算法控制结构复杂，数据量较底层算法少，故本文采用FPGA+DSP的结构, 其系统的硬件框架如图1所示。本设计采用ADI公司的嵌入式多媒体处理器BF561(BlackFin561)作为算法处理和控制核心，采用EP3C25F324C8对图像进行预处理和图像一体电感器的背景提取等算法。BF561拥有2个600 MHz的DSP内核,每个内核提供两套乘法器和ALU，有专门的视频处理硬件单元和视频处理指令,具有丰富的DMA通道和大容量高速的SRAM。BF561采用MSA结构，可作为RISC处理器使用，也可以作为DSP使用[1]。
1.1视频采集和输出模块
本文采用解码芯片SAA7111将摄像头输出的PAL制信号转换为数字信号。SAA7111是飞利浦公司推出的9位视频解码器，提供6路模拟输入和2个增强型的模数转换器。通过配置SAA7111将PAL制式的模拟基带信号转化为ITU-R BT656的4:2:2格式的YUV信号，并将其送入FPGA中进行预处理。经过预处理后的图像数据再由FPGA重新打包成BT656格式的数据送入到BF561的PPI口。具体连接图如图2所示。图中，VPD[0..7]是数据输出管脚与FPGA相连，时钟同步信号BF561采用MDMA的方式将原始图像信号存入SDRAM中，供视频跟踪算法使用。视频输出模块采用飞利浦公司视频编码芯片SAA7105将输出信号转化为PAL制式的CVBS信号。标准的YUV数据从FPGA的引脚输出，送到SAA7105的数据管脚上，场、水平和垂直同步信号分别接到FPGA的控制引脚上。SAA7105的参数配置都是通过FPGA产生I2C总线来实现的。
1.2 存储模块
BF561的片上存储器分为两个部分:每个内核各使用100 KB的电感生产专用、高速L1存储器和128 KB的大容量共享L2存储器。本系统通过EBIU接口外扩了SDRAM和Flash两种存储器。选取2片MT48L32M16A2来构成SDRAM存储器，μClinux操作系统的映像、图像处理数据和图像处理中间结果可存储在SDRAM中。系统扩展了64 MB的Flash,选用S29GL064M90T芯片存放操作系统的Bootloader和内核程序。
1.3 外围接口模块
外围接口模块包括串口接口、以太网接口和部分通用接口等。本文主要用到串口接口和以太网接口。串口接口的功能是控制云台运动，使运动目标随时在视场范围内，本文选用MAX488芯片实现BF561内的UART接口的电平转换；网络接口的功能是通过系统的嵌入式Web电感规格服务器，实现智能监控仪的远程配置、传递监控参数等，采用DM9000即可满足系统需要。
1.4 DSP双核以及FPGA之间的通信
在本系统中，涉及到BF561两个核之间的通信以及BF561与FPGA之间的通信。FPGA给DSP提供图像数据和经过背景提取之后的二值化图像数据，DSP将绘制的波门数据传输到FPGA，FPGA将波门叠加到原始图像后送给SAA7105H显示。常见的双核通信主要采用中断、轮询两种通信方式[2]。中断是利用2个核的中断机制来实现FPGA与DSP之间的通信；轮询是通过在双核的共享寄存器里设置一些信号量，供双核通信与访问。考虑到本系统的应用条件，本文采用轮询的通信方式，将信号量定义存放在L2空间。DSP的异步存储器的地址空间映射到FPGA,通过FPGA操作数据线和地址线，即可完成FPGA与DSP之间的数据交互。
2 软件共模电感器算法实现
在本设计中，A核运行μClinux操作系统，B核运行视频监控算法。μClinux操作系统主要实现以太网芯片DM9000的驱动、Flash的驱动、嵌入式Web服务器BOA的实现和B核的驱动程序。
2.1 算法
本文实现的智能视频分析仪主要用在视频监控中，智能视频监控的核心内容之一是对特定目标进行自动跟踪。目标跟踪分为运动目标检测、行为识别和目标跟踪3个主要步骤。
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