基于FPGA的NCO设计方案
1)可变模计数器的设计
可变模计数器是根据频率控制字，计算出正余弦表的查表所需的地址;同时要保证产生的正余弦波的相位保持连续(有些应用场合常常要求输出的相位连续)，即置于相应的余数值。在第1 个工作时钟周期读入频率控制字，第2 个工作时钟周期内计算出mod(Fre_sample,Fre_cnt_word)作为相位控制字，第3 个工作时钟周期内部计数器复位置入相位输出电感器控制字，第4 个时钟周期开始以频率控制字为步长，相位控制字为初始值进行计数输出。
2)正余弦查找表的设计
正余弦查找表是根据可变模计数器的输出查表得到相应载频波形的输出。
基于FPGA 的NCO 设计的一个关键就是波形存储器ROM 相位累加器的输出地址作为ROM 的地址输入，经查表和运算后，ROM 输出正余弦波形的量化数据; 设计中主要是要节省存储器资源的开销，即减小ROM 存储表的空间;由于存储表的尺寸随着地址位数或数据位数的增加呈现指数级递增关系，所以在满足频率分辨率、信号性能的前提下，主要考虑较小ROM 存储表的开销;在实际的应用中，可以充分利用正余弦信号在一个周期内的对称性来减少ROM 存储表的开销， 例如正弦信号， 在一个周期内对于X 轴是对称的，基于此可以将ROM 存储表减少至原来的1 /2, 再利用半周期内的左右对称性，又可以将ROM 存储表减少至原来的1 /2,因此通过一个正弦查找表的前1 /4 周期就可以变换得到整个正弦波周期查叠层电感找表，这样就节省了3 /4 的存储器资源。
正余弦表的具体设计思想如下： 取频率分辨率为df=1 Hz ; 假设频率控制字为1 200 Hz 的频率左右， 现考虑对1 200 Hz 的正余弦波形每一个周期采8 个样点，则可得采样率为fs =1 200×8=9 600 Hz.设对于每一个样点值取8 bit 量化，则每个表格共需存储9.6 kB;(如果考虑到正、余弦信号的对称性，设计时可优化为上每个表格存储1/4 个波形即可，即每个表格只需存储2.4 kB;)使用时是用步长STep 来调节输出频率， 同时保证输出的正余弦波的相位连续。如果每隔0样点取1,即step=1,输出频率为1 Hz;每隔1 点取1,即step=2,输出频率为2 Hz;……;每隔1 199 点取1,step=1 200, 输出频率为1 200 Hz.
3)正余弦表的装载
采用Quartus 软件中的。mif 文件格式可以方便的完成存储表的装载; 同时对于装载文件的生成可以使用matlab 输出。mif 的文件格式很方便的生成; 如下文中给出了位宽为8 bit ,深度为9 600,地址为无符号数，数据为十进制数的9 600 个单元的mif 文件，在初始化RAM 时，按照Quartus 软件的引导直接配置即可。
WIDTH=8;
DEPTH=9600;
ADDRESS_RADIX=UNS;
DATA_RADIX=DEC;
CONTENT BEGIN
0 : 0;
1 : 2;
2 : 10;
3 : 30;
4 : 50;
5 : 50;
6 : 10;
7 : 100;
……
9598 : 0;
9599 : 0;
END
4 塑封电感设计实现及其仿真波形
本次设计采用性价比较高的ALTERA 公司的STRATIX芯片进行设计仿真，该系列芯片是基于1.5 V 工作电压、0.13 μm全铜布线SRAM 工艺的FPGA 芯片。此系列芯片拥有最多114 140 个逻辑单元(Les)和最多10 Mbits 的内部RAM.该系列芯片支持多种I/O 标准，提供了最多可达12 个的用于一体电感器处理复杂时钟信号的锁相环(PLLs)。同时，STRATIX 系列芯片提供了最多可达28 个的数字信号处理单元(DSP)，它们由总共224 个内置硬件乘法器(9 位乘9 位)组成，利用它们可以有效地实现例如快速傅立叶变换(FFT)、有限冲击响应(FIR)滤波器、无限冲击响应(IIR)滤波器等高性能的数字信号处理单元或者乘法器。
图3 NCO 模块的主要端口定义
2)Quartus 仿真输出波形，如图4 所示。
图4 NCO 的仿真输出波形
此仿真波形为3 个频点的NCO 输出波形， 用matlab 绘出输出的载波的波形如图5 所示。
图5 输出载波的波形
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