基于FPGA高阶FIR滤波器的实现
对于FIR滤波器来说，A0至AN-1为常数，因此由式(8)，式(9)和式(10)可看出，y的值仅与系数的各种组合有关，这种结构可以利用查找表来实现。设FIR滤波器阶数为N，系数的量化位数为M为，则需要存储器(ROM)深度和宽度的计算公式分别为式(11)和式(12)所示：
式中。ceil代表向上取整。存储器的结构如图3所示。
由图3得到fi(一体电感器i=0，1，2，…，N-1)的值，可直接进行后续的累加，在很大程度上节省累加器资源。由式(11)可知查找表的深度以2的幂指数增加，即滤波器的阶数增加n位，则ROM深度增加2n倍，若滤波器的阶数N很大，就会消耗很多的查找表资源。这种以2的幂指数递增的资源消耗是硬件资源不可接受的。为了克服DA算法的缺点，提出了改进型DA算法结构。
2．2．2 改进型DA结构
改进型DA结构是将滤波器系数平均放到多个存储器中，每个存储器形成一个LUT，然后将多个LUT的结果相加，并通过流水线寄存器来实现。图4为改进型DA结构图。
设滤波器的阶数电感式传感器N=PQ，则fi可变形为式(13)：
根据式(13)，fi的实现只需要P个深度为2Q的查找表，在很大程度上减少了存储器的地址空间，LUT的规模也随地址空间的减小而呈现指数减小。
由于FPGA的查找表结构一般为4输入，为了提高滤波器系统设计的效率，滤波器的阶数N为4的整数倍。假设滤波器系数N取64，将64个系数按不同的组合相加作为查找表的数据，数据用16 b有符号数表示。采用DA结构，需要的存储器地址空间为16×264b，显然这样规模的存储单元消耗是系统无法承受的。而采用改进型DA结构，若存储器的个数P=4，所需总的存储器地址空间为16×4×216=416 Mb。若存储器的个数P=8，所需总的存储器地址空间为16×8×28=32 Mb。由此可见，采用改进型DA结构可使设计规模显著减小，有效降低资源的消耗。
3 FIR滤波器的FPGA实现
设滤波器为带通滤波器，窗函数为凯赛窗(Kaiser)，通带截止频率为0．65，0．75，阻带起始频率为0．55，0．85，通带和阻带的纹波系数为0．001，利用窗函数法设计，滤波器的阶数为64阶，其系数如图5所示，幅频及相频特性如图6所示。
3．1 量化位数对滤波器影响
滤波器系数的量化位数与滤波器精度和消耗的硬件资源紧密联系，利用式(14)计算量化位数对滤波器精度的影响，量化误差如图7所示。
err(ω)=(f(ω)-f0(ω))2 (14)
式中：f(ω)为经过量化后的频谱特性；f0(ω)为标准的频谱特性。
由图7可看出，滤波器系数的量化位数越多，滤波器精度越高。当量化位数低于14位时会引入较大的误差；当量化位数高于16电感器厂家位时，通带内的量化误差约为0，阻带的量化误差的均值小于0．1能够满足设计的需求；当量化位数高于24位时，量化误差基本不变。综合频率精度，资源消耗和查找表的输出端口为4，设计滤波器系数的量化位数为16位。
3．2 滤波器具体实现
FIR滤波器的输入信号带宽为10 MHz，调制频大电流电感率为70 MHz，调制系数为0．7的连续相位频率键控(cpfsk)信号，根据中频采样定理，采样频率为100 MHz，则输入信号的幅频和相频特性如图8所示工字电感。
以Xilinx公司‘-10’的xc4vsx55芯片为FIR滤波器的硬件支持，应用Xilinx ISE 9．2i软件分析存储器个数P=4的改进型DA算法结构及存储器个数P=8的改进型DA算法结构设计的滤波器性能，其达到最高速度分别为237．206MHz和264．589 MHz，资源消耗分别如图9和图10所示。由图9和图10比较可看出，P=4的改进型DA算法结构所消耗的资源比P=8的改进型DA算法结构所消耗的资源高很多。图11和图12为两种改进型DA结构的仿真时序图，图中dout代表输出信号，cnt代表时延计算信号。从图11及图12可看出，P=8的改进型DA结构时延为24个时钟周期(470 ns)；P=4的改进型DA算法结构的时延为11个时钟周期(210 ns)。综上所述，与P=4的改进型DA算法结构相比，虽然P=8的改进型DA算法结构在时延方面存在不足，但其在资源消耗和速度等方面有明显优势。 平面变压器厂家 | 平面电感厂家
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