基于A/D和DSP的高速数据采集系统方案介绍
3 高速A／D转换器与DSP的接口设计
3.1 接口设计
AD6644是14位模数转换器,IDT72V253是18位FIFO,TMS320C6713 DSP的数据总线是32位,所以IDT72V253和TMS320C6713只需接低14位的D0～D13。由于FIFO的先入先出特殊结构,系统中不需要任何地址线的参与,大大简化了电路。A／D采样所得数据要实时送入FIFO,因此两者的写时钟频率必须一样,且AD6644和IDT72V253的最小时钟输入都是10 ns,操作起来统一方便。CPLD选用Xilinx公司的xc95144xl-tql44,用它实现四二输入与门,把TMS320C6713的通用缓冲串口(Mcbsp)中的DX、FSX配置为通用输出口(GPlO),对这个四二输入与门的通断进行控制,从而对A／D转换器和FIFO的写时钟进行控制。由于外部FIFO占用着TMS320C6713电感器厂家的CE0空间,所以读信号的逻辑关系为：R=CE0+ARE,TMS320C6713的CE0和ARE相“与”后与IDT72V253的RCLK相连,为FIFO提供读时钟(CE0和ARE相“与”由xc95144xl-tql44完成)。TMS320C6713的CLKX与IDT72V253的复位信号PRS相连用以复位FIFO。接口框图如图4所示。
3.2 时序设计
通过两个“与”门分别对A／D转换器和FIFO的写时钟进行控制,因为AD6644从模拟输入开始到该次转换的数据出现在输出口上需要4个时钟周期,并且在高速度采样时导线的延时效果会非常明显,若把A／D转换器和FIFO的时钟连在一起,很可能过多地采到无效数据。分开控制以后,通过软件延时,可以方便地分别对A／D转换器和FIFO的时钟进行控制,调试起来相当方便,力图把采到无效扁平型电感数据的位数减至最低。AD6644的工作时序如图5所示,IDT72V253写时序如图6所示。
采样时,通过程序使DX和FSX输出为1。此时采样脉冲与DX、FSX相&共模电感ldquo;与”后被分别送人AD6644的时钟输入ENCODE和IDT72V253的写时钟输入WCLK,A／D转换器开始工作,且不断将转换数据送至自己的输出口D0～D7。当写使能WEN为低时,A／D转换器输出口上的数据在WCLK的上升沿被依次写入FIFO。A／D转换器和FIFO每来一次脉冲,便完成一次模数转换并把数据顺序存人FIF。使IDT72V253的LD为低、FSELO为高、FSEL1为高时,IDT72V253经过主复位后,偏移值n、m为默认值63,每个雷达回波脉冲采样63个点后,存储器几乎满标志PAF输出低电平(在未到63时输出高电平)。把此标示接到TMS320C6713的外部中断INT0上,利用它由高到低的变化产生中断,以表明一组数据采集完成。
在中断中,DSP首先迅速关闭采样脉冲信号(使DX和FSX的输出为0),停止A／D转换器和F1FO的工作。TMS320C6713的CE0和ARE相“与”后与FIFO的读输入RCLK接在一起,DSP每执行一次I／O读操作,R=CE0十ARE便向RCLK发出一脉冲,把FIFO读使能PEN置为低,同时连续执行63次I／O读操作,数据便依次从IDT72V253送入TMS320C6713,整个数据采集工作就此完成。在进行第二次数据的采集前,最好将IDT72V253先复位,把TM塑封电感S320C6713通用缓冲串口的CLKX配置为通用输出口,给IDT72V253的PRS引脚输入一个不小于10 ns的低脉冲,即在DSP的CLKX引脚输出一个低脉冲。这样可以更充分地保证FIFO的读、写指针的稳定。
3.3 软件设计
软件设计包括CPLD和DSP两个部分。CPLD程序用VHDL语言编写,实现简单的逻辑转换功能,程序设计比较简单。DSP编程中有几个关键步骤：外部中断使能、时钟送入A／D转换器和FIFO电感器的原理、等待中断、停止A／D转换器和FIFO、采集数据、复位FIFO。整个软件流程如图7所示。
4 结 论
通过实际设计表明,在DSP高速数据采集系统中,采用FIFO器件作为A／D转换器与DSP之间的桥梁,可以根据具体需要灵活设置FIFO的各个标志,使其具有很强的外部接口能力;并且通过软件很容易调整A／D转换器、FIFO和DSP的操作时序,增强了操作的灵活性,起到了很好的数据缓冲作用,保证了数据采集的安全可靠。系统硬件具有结构简单、性能可靠的特点;软件具有控制灵活、程序调试方便等优点。
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