基于FPGA的通用位同步器设计方案（二）
2.2 模块详细设计
2.2.1 内插滤波器设计
内插滤波器是完成算法的核心，它根据内插参数实时计算最佳判决点的内插值，即：
式中：mk 为内插滤波器基点索引，决定输入序列中哪些采样点参与运算，它由插值时刻kTi 确定;μk 为误差间隔，决定了内插滤波器的冲激响应系数[1].kTi 和μk 的信息由内部控制器反馈回来。
本设计的内插滤波器采用基于4 点分段抛物线插件电感器多项式的Farrow结构实现。将式(1)变换为拉格朗日多项式，即令：
根据式(2)和(3)，内插滤波器程序实现结构如图4所示。
从图4可以看到，该结构由1个移位器、5个触发器、8个相加器、2个乘法器组成，比直接型FIR节省10个乘法器、4个相加器的资源。其中，除以2的运算采用数据移位实现，避免使用除法器。输入的8位数据x,计算后得到10位的内插值y 输出。由于内部所有寄存器经计算后，均采用最小位数，有效地减少了Logic Elements资源的占用。
2.2.2 定时误差检测设计
定时误差检测程序采用独立于载波相位偏差的GA-TED算法。该算法每个符号周期只需要两个插值，每个码元周期输出一个误差信号μτ (n) ,即：
其中，y(n) 表示第n 个码元选通时刻的内插值，前后两个内插值的插值代表误差方向;y(n - 1 2) 表示第 n 个和第n - 1 个码元的中间时刻内插值，代表误差大小。
FPGA实现时，为避免乘法运算，采用y(n) 和y(n - 1)的符号来代替实际值[8],即采用式(5)计算误差信息：
插件电感根据式(5)进行程序设计，误差的正负方向判断采用case 语句，当y(n) 和y(n - 1) 的符号位分别为“0”和“1”时，y(n - 1 2)的符号位不变;当符号位分别为“1&r一体电感dquo;和“0”时，y(n - 1 2) 的符号位取反;当符号位为“0”“0”或“1”“1”时，令输出的μτ (n) = 0.TED程序在1 Ti 的时钟控制下进行运算，最终得到29位误差数据，并以1 T 的速率即码元速率输出至环路滤波器电路。
2.2.3 环路滤波器设计
本文对Gardner算法中的环路滤波器进行了改进，根据通用位同步器的要求，采用二阶数字滤波器，并且开放滤波器参数(C1,C2 ) 和使插件电感能(c_en)端口，当码元速率变化时，通过外部控制器来改变参数，实现滤波器的通用性。滤波器结构如图5所示。
从图5可以看到电感器与电容器，滤波器的输出为：
式中：Ko Kd 为环路增益;ζ 为阻尼系数，取ζ =0.707;T 为采样时间间隔，即相位调整间隔;ωn 为无阻尼振荡频率。
为减少资源占用，环路滤波器中的乘法运算均采用移位方式实现，处理后的误差信息送给内部控制器。
2.2.4 内部控制器设计
内部控制器根据定时误差信息，调整插值频率1 Ti和误差间隔μk ,并输出位同步脉冲BS,它包含NCO(Numerically Controlled Oscillator)和误差间隔计算两部分。该程序提供接口(频率字fw 和使能端fw_en)，外部控制器可以通过该接口输入参数。
本设计中NCO 采用与文献[10]类似的DDS(DirectDigital Synthesis)结构，其频率控制字Fw 可由外部控制器设置，其结构如图6所示。
图6中，M 为频率控制字位数，N 为相位累加器和相位寄存器的位数。这里取M = N = 23,采用递减型的NCO,归一化后相位累加器的累加值为：
式中：Fw 为频率控制字;W (mk ) 为环路滤波器输出的误差信号，二者由环路滤波器提供，决定了NCO的溢出周期。其中，当：平面变压器厂家 | 平面电感厂家
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